山東
IT之家 5 月 8 日消息，科技媒體 Wccftech 昨日（5 月 7 日）發(fā)布博文，報道稱為突破 10nm 以下制程微縮瓶頸，三星與 SK 海力士兩大巨頭正研發(fā)下一代 DRAM 制造工藝，爭奪行業(yè)主導(dǎo)權(quán)。
IT之家援引博文介紹，不同于處理器，DRAM 內(nèi)存芯片必須依靠電容器存儲數(shù)據(jù)。隨著制程節(jié)點不斷縮小（如 10nm 以下的 1c 節(jié)點），電容器的尺寸難以繼續(xù)縮減，晶體管間距縮小也增加了短路風(fēng)險。
為了讓密度進一步提升，行業(yè)正轉(zhuǎn)向 3D DRAM，將傳統(tǒng) 2D 平面排列的 DRAM 單元改為垂直或立體堆疊架構(gòu)的內(nèi)存技術(shù)。其原理類似 3D NAND 閃存，通過改變晶體管排列方向（如水平放置）或垂直堆疊，在縮小制程時保持電容器容量。
不過在技術(shù)實現(xiàn)方面，三星和 SK 海力士已分化出不同發(fā)展路線。
三星方面計劃推廣 GAAFET 工藝。在處理器制造中，GAAFET 通過柵極包裹溝道來提升電流控制力；但在 DRAM 中，三星必須將 GAAFET 晶體管與電容器整合在同一單元內(nèi)。為此，三星考慮借鑒 NAND 閃存的設(shè)計，把負(fù)責(zé)讀寫操作的控制電路置于存儲陣列下方。
而 SK 海力士選擇了 4F2 架構(gòu)。該方案將晶體管垂直堆疊，同樣用柵極材料包裹晶體管，而接收電容數(shù)據(jù)的組件則置于晶體管柱下方。這種結(jié)構(gòu)與 GAAFET 有相似之處，但空間布局邏輯截然不同。
該媒體指出兩大巨頭路線分化，核心目標(biāo)一致：率先實現(xiàn)技術(shù)量產(chǎn)，推動自家方案成為下一代 DRAM 的行業(yè)標(biāo)準(zhǔn)。誰能率先跑通工藝并提升良率，誰就能在 AI 時代的內(nèi)存市場占據(jù)主導(dǎo)。
TSMC 2nm 芯片示意圖
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