臺積電建18座廠猛擴產能：2nm年增70%、CoWoS年增80%！

5月14日，晶圓代工大廠臺積電在中國臺灣舉行的“2026年度技術論壇”上表示，預計2022年至2026年間，人工智能（AI）加速器晶圓的需求將增長11倍。

臺積電同時上調了對全球半導體市場的預測，預計到2030年，全球半導體市場規模將超過1.5萬億美元，高于此前預測的1萬億美元。其中，AI和高性能計算預計將占比55%，智能手機占比20%和汽車應用占比10%。

△臺積電業務開發及全球銷售資深副總經理暨副共同營運長張曉強

臺積電業務開發及全球銷售資深副總經理暨副共同營運長張曉強（Kevin Zhang）表示，未來AI加速器的性能將取決于先進制程、先進封裝和高速互連技術的融合，而AI模型規模的不斷擴大也提升了SoIC（系統整合芯片）和3D IC技術的重要性，因為這些技術能夠將DRAM直接堆疊在計算芯片上。

2nm產能年復合增長率將達70%

為了應對市場旺盛的需求，臺積電計劃將提高其最先進的 2nm 制程芯片的產能，預計第1年2nm晶圓產出將較同期3nm產出高出45%，2026年至2028年的復合年增長率 (CAGR) 將達到70%。臺積電3及5nm產能于2022到2027年復合成長率也將達25%，以支持客戶強勁需求。同時，CoWoS（芯片封裝于晶圓基板上）先進封裝產能也預計將在2022年至2027年間實現超過80%的復合年增長率。

而為了實現這一產能擴張計劃，臺積電營運、先進技術工程副總經理田博仁在年度技術論壇中透露，臺積電2025~2026年正加速擴張腳步，達成新建九座廠房目標。放眼全球，臺積電預期將新建與改造共計18座工廠，其中包含5座先進封裝廠，以強力提升先進制程與封裝產能，全面滿足全球客戶需求。

△臺積電營運、先進技術工程副總經理田博仁

田博仁說，臺積電克服地理限制，將3nm、5nm及7nm廠區串聯成Super Giga Fab，利用AI實現跨廠區最佳化，最大幅度提高生產力。

田博仁指出，臺積電在過去一年于技術提升與產能擴張兩方面均取得顯著進展。面對全球AI與HPC應用的強勁需求，臺積電正以過去2倍的速度加速晶圓廠擴建，并致力于在全球范圍內建立新產能。

全球產能布局：臺灣12座廠在建

在具體的產能布局方面，田博仁表示，盡管積極拓展海外版圖，中國臺灣依舊是臺積電最核心的先進制程重鎮。目前中國臺灣共有12座晶圓廠或先進封裝廠正在建設中。針對2026年的最新計劃，臺積電預計將在臺灣新建4座晶圓廠及2座先進封裝廠。

其中，在最先進的2nm及更先進制程布局上，位于新竹的Fab 20廠與高雄的Fab 22廠作為主要量產基地，已于2022年動工并正式進入量產階段。此外，臺中Fab 25廠也已于2025年展開動工，并計劃于2028年開始量產2nm與更先進的制程。為支持客戶持續成長的龐大需求，臺積電也強調將持續在臺灣擴張先進封裝產能。

在海外產能擴張方面，臺積電于美國、日本及歐洲等地皆取得多項重大進展：

美國亞利桑那州：臺積電第一座晶圓廠已于2024年四季度量產4nm制程，預計至2026年產能將實現1.8倍的增長，且該晶圓廠良率表現已達到與臺灣總部相當的水平；第二座晶圓廠的設備搬遷計劃于2026年下半年進行，預計2027年下半年開始生產3nm制程；第三座晶圓廠于2025年上半年動工，主體結構已于近日順利封頂；第四座晶圓廠以及首個先進封裝設施的建設預計將于今年啟動。近期，臺積電已順利取得現有廠區旁的新土地，以支持進一步的擴張計劃。

日本熊本：第一座晶圓廠（P1）已進入22及28nm的量產階段，40nm制程亦在持續開發中;第二座廠（P2）的新建計劃調整進展順利，于2025年開始建設，將升級提供3nm技術。臺積電預計，熊本廠2026年針對28與22nm的產出將達到2025年的20倍，且良率同樣達到與臺灣總部相當的水平。

德國德累斯頓：臺積電合資的特殊制程晶圓廠已于2024年開始建設，并按計劃推進。該晶圓廠專注于汽車與工業應用，將首先支持歐洲客戶采用28nm和22nm工藝，隨后提供16nm和12nm工藝。

中國大陸：臺積電將維持提供16nm與28nm產能。

N2進入量產，A14與A13引領埃米時代

臺積電指出，其2nm家族的N2制程已于2025年第四季開始量產，N2P則計劃于2026年下半年開始量產。而搭載名為超級電軌（Super Power Rail）的背面供電技術的A16制程預計于2026年下半年生產就緒。

而為了給客戶提供更多元的選擇，臺積電還將推出基于N2進一步優化的N2X與N2U制程，將分別于2027年與2028年量產。其中N2U相較于N2P，速度加快3%至4%、功耗降低8%至10%，并提升約3%的邏輯密度，為AI、HPC與制程手機應用提供絕佳的均衡選擇。

臺積電業務開發副總經理袁立本表示，臺積電已收到約25個2nm產品設計定案，另有超過70個客戶設計正在規劃或進行中。AI、HPC與手機應用加速采用2nm，2nm第二年的設計定案數量約為5nm同期的4倍。

在備受矚目的埃米級制程方面，A14制程預計于2028年進入量產。A14制程采用了第二代納米片晶體管技術——NanoFle Pro和超級電軌技術，相較于N2制程，在相同功耗下速度最高可提升15%；在相同性能下，最多可降低30%功耗；其邏輯密度與芯片密度也將分別提升至N2的1.23倍與1.2倍。

A13制程是A14的光學微縮版，將線性尺寸縮小了約3%，在保持與A14完全兼容的設計規則和電氣特性的前提下（客戶能快速從A14遷移至A13），面積縮小約6%，晶體管密度相應提升，預計于2029年進入生產。

A12將繼續采用臺積電第二代納米片晶體管NanoFlex Pro技術和超級電軌技術，同時在正面和背面進行微縮以實現整體密度提升，計劃于2029年量產。

按照臺積電的說法，N2、N2P、N2U、A14、A13主要是面向客戶端（智能手機、消費電子）的節點，這類節點強調成本、能效和IP復用，強大的設計兼容性至關重要，客戶可接受漸進式改進。

A16、A12則主要是面向面向AI/HPC數據中心的節點，這類節點必須提供顯著的性能提升以證明技術過渡的合理性，成本相對次要。同時，這兩個節點還集成了Super Power Rail（SPR）背面供電技術，以解決AI數據中心的電源完整性和電流傳輸限制問題，更新周期為兩年。

需要指出的是，臺積電A13和A12均無需使用High-NA EUV光刻設備，臺積電計劃至少到2029年繼續使用現有的低數值孔徑EUV設備。張曉強對此表示：“我們仍然能夠充分利用現有EUV技術的優勢，而無需轉向高數值孔徑設備——要知道，高數值孔徑設備的成本非常非常高。”

隨著物理微縮面臨挑戰，在納米片構架之后，臺積電積極研發互補式場效晶體管（CFET）全球最小的可運作6T SRAM內存單元，其布局面積較傳統納米片設計縮小約30%，并成功展示由約1,000個電晶體組成之CFET環形振蕩器（ring oscillators）。

此外，臺積電在二維（2D）材料方面也取得顯著進展，將2D信道的電流密度提升了三倍，為未來的微縮與低功耗芯片奠定基礎。

2028年量產14倍光罩尺寸CoWoS，SoIC將支持N2對N2堆疊

為了支撐龐大的AI計算對于先進封裝的需求，臺積電將生產全球最大的5.5倍光罩尺寸CoWoS，良率超過98%。未來幾年，臺積電預計于2028年量產可整合20個HBM（高頻寬內存）、14倍光罩尺寸的CoWoS，而大于14倍光罩尺寸且整合24個HBM的版本將于2029年就緒。

在系統級晶圓（SoW）技術上，臺積電可將中介層尺寸放大超過40倍光罩尺寸，最多整合64個HBM與16個計算芯片。目前用于邏輯晶粒整合的SoW-P已自2024年起量產，結合HBM的SoW-X預計于2029年就緒。

在3D堆疊技術方面，臺積電的SoIC芯片尺寸持續縮小，與2015年推出的2.5D CoWoS芯片相比，SoIC的互連密度提高了56倍，性能提高了5倍。目前，具備6μm鍵合間距的版本已于2025年量產，并將逐步推進至2028年量產的N2對N2堆疊，以及2029年的A14對A14堆疊（4.5μm間距）。

COUPE光子引擎量產在即

隨著AI服務器計算需求的高速增長，數據傳輸的延遲與功耗成為業界急需克服的關鍵瓶頸。為突破傳統銅線的物理極限，緊湊型通用光子引擎（COUPE）與光電共封裝（CPO）技術正成為新世代AI 基礎設施的核心解決方案，也成為半導體業界關注的焦點。

據介紹，COUPE技術如果搭載于CPO中，可提供4倍的功耗效率并減少90%延遲；若建構在中介層上，更能達到10倍功耗效率與減少95%延遲的驚人表現。

臺積電表示，在典型的AI服務器架構中，計算托盤內的GPU與負責數據分配的交換器（Switch）之間傳統上多依賴銅線連接，而交換器與交換器之間則已廣泛采用光學傳輸。為進一步提升整體傳輸效能，業界積極推動緊湊型光學封裝（COP），其核心理念是“盡可能以光學傳輸取代銅線”，甚至在電路板上最后的幾公分也改為采用光學連接。

臺積電業務開發組織副總經理袁立本指出，這項技術的核心在于利用SoIC技術，將普通的邏輯芯片（即電子集成電路，EIC）與光學芯片（PIC）進行緊密整合。當光信號進入后，這兩種新片會互相協作，將光信號翻譯成電信號再輸出給核心的GPU。

△臺積電業務開發組織副總經理袁立本

硅光子封裝技術的演進可分為三個重要階段：

插拔式與電路板層級（On-PCB）：這是2025年的主流與現有方案，光電轉換后仍需通過銅線行經較長的電路板與芯片基板，雖然已有進步，但傳輸距離仍相對較長。

基板層級（On-Substrate）： 2026年下半年的重大進展，是將光學轉換元件從電路板移入芯片封裝的基板上。僅僅是縮短這段微小的實體距離，就帶來了顯著的性能躍升。數據顯示，在基板上搭載COUPE技術的CPO，可提供傳統銅線4倍的功耗效率，并將傳輸延遲大幅減少高達90%。

中介層層級（On-Interposer）：這是技術發展的下一步，也是提升性能的關鍵。通過在中介層上使用COUPE技術，將光學元件推得離核心運算單元更近，預計可實現10倍的功耗效率與高達95%的延遲減少。專家解釋，下一階段的傳輸速率提升，并非來自光學速度本身的改變，而是因為電信號轉換后的實體傳輸距離更貼近邏輯計算核心。

根據臺積電的最新研發進度，搭載COUPE技術的全球首個200Gbps微環調變器（MRM）預計將于2026年進入量產。在優異的制程控制下，采用該技術的MRM能實現低于1E-08的極低位元誤差率。展望未來，業界將持續擴展技術能力，朝向400Gbps調變器、多波長技術與多列光纖陣列單元發展，終極目標是在2030年實現高達4Tbps/mm的頻寬密度。

盡管目前的CPO技術主要仍應用于交換器上的數據溝通，但包括廣達等業界專家的“終極夢想”，是能讓光信號直接跨越交換器進入GPU。隨著3D Fabric等先進封裝技術持續推進，未來我們將有望看到高帶寬內存（HBM）、邏輯芯片與光學封裝在同一架構中完美堆疊，為下一代AI計算奠定無與倫比的硬件基石。

特殊制程：全面滿足車用、射頻與微型顯示需求

在特殊制程方面，臺積電車用技術N3A已經通過驗證，下一代車用制程N2A預計于2028年第一季通過車規驗證。

在非易失性內存方面，臺積電12nm RRAM已準備接受客戶設計，預計2026年底將通過車用驗證；16nm MRAM也已準備好支持車用MCU。

針對顯示器，臺積電推出了專為OLED和Micro Display設計的16HV平臺，相較前代28HV，能為高階智能手機驅動IC降低35%功耗，并為AI眼鏡縮小40%顯示面積及降低26%功耗。

臺積電業務開發組織副總袁立本指出，智能眼鏡等AI邊緣設備不只需要先進邏輯制程，也需要高壓顯示、射頻與特殊制程同步升級，以優化關鍵的顯示與功耗問題，對此臺積電也有配套的制程與技術服務。

目前，臺積電已經推出業界首個鰭式場效晶體管（FinFET）高壓平臺N16HV，用于可折疊、輕薄OLED與AR眼鏡。 相較28nm高壓制程，N16HV用于近眼顯示引擎背板時，可將芯片面積縮小40%、功耗降低約20%，有助智能眼鏡朝更輕薄、更省電、可長時間配戴方向發展。

N4C RF為目前最先進的RF CMOS技術，與N6 RF+相比，可為智能手機與AI驅動智能眼鏡等數字密集型RF SoC產品降低39%功耗、縮小33%面積，可大幅優化AI穿戴裝置體驗。

張曉強指出，AI應用百花齊放，衍生出智能手機、智能眼鏡、自動駕駛汽車與人型機器人等終端應用，智能眼鏡最具潛力的原因在于，不論AI如何推進，人類與外界互動最有效率的方式仍是“視覺”，未來智能眼鏡有機會把數據中心的強大智能，實時帶入使用者眼前。

張曉強認為，AI若要真正無所不在，就必須嵌入各類電池供電的邊緣裝置。 智能眼鏡雖仍在起步階段，但想像空間龐大，未來可透過高速連網與AI運算，把數據中心智慧連結到人類大腦與日常生活場景。不過，智能眼鏡要從笨重的護目鏡般設計，演進到可日常配戴的輕薄眼鏡，仍需要約兩個數量級的技術提升，核心關鍵在于降低功耗。

編輯：芯智訊-浪客劍