詳解華為“韜定律”：對半導體行業究竟意味著什么？

記者 鄭晨燁

5月25日上午，在上海舉辦的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。τ在電路理論中代表時間常數，即信號從一種狀態切換到另一種狀態所需要的時間。

韜定律提出以“時間縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

近年來，摩爾定律面臨物理極限和經濟效益雙重挑戰。隨著晶體管“幾何縮微”放緩，成本紅利逐漸消退，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。華為稱，韜定律正是解決該難題的有效路徑。

韜定律構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系，該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升。華為預計，到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

受“華為發布韜定律”事件影響，當日科創50指數暴漲5.88%，創出歷史新高。

半導體產業鏈公司批量大漲：中芯國際（688981.SH）收盤漲幅18.78%，總市值達12500億元；華虹公司（688347.SH）收盤漲幅20%；盛美上海（688082.SH）收盤漲幅17.75%；拓荊科技（688072.SH）收盤漲幅16.86%；華大九天（301269.SZ）收盤漲幅15.04%；概倫電子（688206.SH）收盤漲幅13.19%；兆易創新（603986.SH）收盤漲幅10%；長電科技（600583.SH）收盤漲幅10%；寒武紀（688256.SH）收盤漲幅9.37%……

那么，韜定律對半導體產業的發展究竟會影響幾何呢？

從“縮尺寸”到“壓時間”

韜定律的核心其實不難理解——芯片性能的持續提升，不必再只依賴把晶體管做得越來越小，轉而可以通過系統性壓縮信號在芯片各層級中的傳播時間來實現。

何庭波在演講中表示，過去六年（2020年5月至2026年5月），華為基于這一路線設計并量產了381款芯片，覆蓋移動、AI、汽車、工業等多個領域。今年秋季即將發布的新一代麒麟芯片，會率先采用她在演講中重點介紹的核心技術——邏輯折疊（LogicFolding）。

深圳一家半導體企業的產品總監告訴經濟觀察報記者，韜定律的發布意味著國內集成電路的設計思路正在發生轉變，從單純追求更小的制程節點，轉向以先進封裝為核心的多層立體設計。

同日，何庭波署名學術論文《A Time Scaling Theory for Multi-Layer Electronic Systems（多層電子系統的時間縮放理論）》預印本在ChinaXiv（中國科學院科技論文預發布平臺）發布，并已投稿至《中國科學：信息科學》。

該論文完整闡述了韜定律的理論框架、邏輯折疊的工藝參數，以及麒麟2026芯片的實測性能數據。何庭波在論文中表示，華為六年前面對的那個問題——“幾何縮微”走不動——之后，芯片性能靠什么繼續提升，整個行業最終都將面對。

對此，韜定律給出了一條經過量產驗證的替代路徑，但上述論文也同時列出了從EDA（電子設計自動化）工具鏈到能耗控制在內的一系列尚未解決的技術難題。

所謂“幾何縮微”，則和摩爾定律有關。1965年，英特爾聯合創始人戈登·摩爾注意到一個規律：集成電路上能容納的晶體管數量，大約每兩年翻一倍。這個規律后來被稱為摩爾定律，即晶體管越做越小，同樣面積的芯片上能塞進更多元件，在性能提升的同時，成本卻在下降。

這種通過不斷縮小晶體管物理尺寸來提升芯片性能的方法，被業內稱為“幾何縮微”。近60年來，全球半導體產業的技術迭代、資本投入和產品定價，基本都建立在這套邏輯之上。

摩爾定律能持續統治半導體行業這么久，背后還有配套理論在支撐。1974年，IBM工程師羅伯特?登納德提出了一套縮放規則：晶體管的尺寸和電壓可以等比例縮小，功耗密度保持不變。這條規則的意義在于，它讓“縮小尺寸”變成了一件幾乎沒有副作用的事，尺寸縮小，速度變快，而由于電壓同步降低，單位面積上的功耗并不增加，芯片不會因為變快而變得更燙。

整個半導體行業由此進入了一個“做小就是做好”的黃金時代。

但這套規則在2005年前后就面臨失效了。

登納德規則成立的前提是電壓和尺寸同步縮小，功耗密度保持不變。但電壓縮小到一定程度后，晶體管在關閉狀態下開始漏電，“縮小尺寸”的副作用就出現了：芯片功耗密度上升，發熱加劇。于是，芯片行業的工程師們不得不在同一時刻只啟用芯片上的部分區域，讓其余晶體管保持閑置，業內把這種現象稱為“暗硅”。這也意味著，“縮小尺寸”不再自動等于“全面進步”，功耗和發熱成了每一代制程都要額外付出的代價。

盡管“做小等于做好”的前提已經動搖，但幾何縮微仍然是整個行業唯一成熟的技術路線，短期內沒有替代方案。與此同時，智能手機等消費電子產品的快速普及，對芯片的小型化和低功耗持續提出更高要求，行業有充分的動力繼續沿這條路走下去。

為應對功耗問題，行業在晶體管結構上做了一次重大升級——傳統晶體管是平面設計，尺寸縮小到一定程度后，柵極（控制電流通斷的部件）對溝道的控制力下降，漏電情況加劇；2012年前后開始量產的FinFET（鰭式場效應晶體管），把溝道從平面改為立體的鰭狀結構，柵極從三面包裹溝道，控制力增強，漏電得到緩解。

憑借這一代架構升級，幾何縮微又延續了大約十年，但進入7納米及以下制程后，繼續縮小尺寸帶來的性能提升在快速收窄。

幾何縮微在7納米之后為什么會加速失效？何庭波在前述論文中給出了三個原因：

第一，由于速度飽和效應，晶體管的速度提升與尺寸縮小之間的關系，從二次方變成了線性。早期，溝道長度（晶體管內部電流通過的通道）縮小一半，開關速度可以提升到接近四倍；到了7納米以下，同樣縮小一半，速度提升只剩兩倍左右，同樣的縮小幅度，換來的收益打了對折。

第二，芯片內部互連線路的寄生電阻和電容，日益主導信號延遲。芯片上的晶體管之間需要用金屬線路連接，晶體管本身的開關速度已經非常快，但這些連接線路產生的延遲，反而成了拖慢整顆芯片的主要因素。也就是說，無論晶體管做得再小，如果線路延遲降不下來，整體速度也上不去。

第三，在經濟層面，隨著掩模版成本、EUV（極紫外光刻，目前最先進的芯片光刻技術）設備折舊以及設計規則復雜度的大幅攀升，在2納米節點，一顆芯片的設計預算已超過10億美元。也就是說，先進制程的單個晶體管成本不降反升。

每一代晶體管更多、單位成本更低，這是過去數十年半導體產業持續擴大投入的基礎，但當單個晶體管的成本不再隨制程進步而下降，這套邏輯就不再成立了。

這也是近年來業內反復討論“摩爾定律失效”的核心原因。

圍繞幾何縮微之外的替代路徑，行業已經在多個方向上探索，芯粒（Chiplet，將一顆大芯片拆分為多個功能模塊，再通過先進封裝技術組合在一起）是其中最受關注的方向之一。此外，對華為來說，這個問題來得更早，也更急迫——2019年，由于地緣政治影響，華為無法繼續使用海外最先進的芯片代工服務。在這種情況下，不管摩爾定律是否失效，華為都已經無法沿著幾何縮微的路線繼續走下去。

何庭波在論文中概括了這種處境：“對于無法獲取頂尖光刻設備的企業，發展受限問題顯現更早，產業承壓也更為嚴峻。”她在論文中亦表示，這不只是華為一家的處境，華為六年前被迫面對的那個根本問題，“回過頭來看，整個行業最終都將不得不面對”。

從2020年5月開始，華為半導體團隊用六年時間，在手機SoC（系統級芯片）、AI加速器、系統互聯和封裝技術上尋找替代路徑。何庭波在上述論文中給出的結論是：突破不在于找到下一代制程工藝或新的晶體管架構，而在于改變、優化目標本身。

過去60年，每一代芯片性能提升的本質，都是在壓縮運行時間——晶體管變小，開關速度更快；互連排布更密，信號傳輸的路徑更短；集成度提高，數據跨越的邊界更少——空間縮小，始終只是壓縮時間的手段。

基于這個判斷，韜定律把時間本身確立為芯片迭代的核心優化指標。

τ（tau）被定義為“特征時間常數”，貫穿晶體管、電路、芯片、系統四個層級。它覆蓋的范圍從皮秒（萬億分之一秒，衡量晶體管開關速度的時間尺度）到秒（數據中心完成一次完整任務的時間尺度），共12個數量級。在這套框架下，幾何縮微不再是唯一的技術路線，而是降低τ的手段之一。

或者說，過去半導體行業評價一顆芯片先不先進，主要看它用了幾納米的制程工藝，但韜定律提出了一個不同的評價標準——不管用什么工藝制程，最終衡量的是信號在芯片中完成一次完整操作需要多少時間。

制程工藝是手段，縮短時間才是目的，只要能把時間壓下來，用成熟制程配合立體設計，同樣可以做出高性能芯片。

何庭波的論文給出了一個代際迭代公式：下一代的τ等于當前τ除以一個縮放系數α。

與摩爾定律給全行業一個統一的迭代節奏不同，韜定律的縮放系數因場景而異：功耗受限的手機端約為每年1.3倍，自動駕駛系統約1.5倍，AI場景由于算力直接關聯經濟價值，可達每年10倍。不同行業按各自需求決定迭代速度，而非被一條統一的制程路線牽著走。

韜定律落地的第一項核心技術是邏輯折疊。

在7納米以下制程中，連接晶體管的金屬線路產生的延遲已經超過晶體管本身的開關時間，成為制約芯片速度的主要因素。傳統芯片把所有電路鋪在同一個平面上，信號沿金屬線路水平傳播，線路越長，延遲越大；一顆芯片的性能上限，往往取決于那條最長信號路徑的延遲，業內稱之為“關鍵路徑”。邏輯折疊針對的就是這個問題，它將關鍵電路拆分到縱向堆疊的多層芯片上，層與層之間通過混合鍵合（Hybrid Bonding，一種將兩片晶圓以微米級精度對齊并永久連接的工藝）相連，信號可以縱向穿越，走線長度大幅縮短——關鍵路徑的延遲隨之下降。

上述深圳半導體企業的產品總監向經濟觀察報記者分析稱，邏輯折疊的具體做法，或許是將芯片中高速信號部分的金屬互聯單獨分到第二片晶圓上，主晶圓負責核心計算，通過混合鍵合實現兩片晶圓之間的3D垂直互聯。由此，原來給高速信號互聯線預留的布線空間騰出來之后，主晶圓上能放下的有效晶體管數量就增加了。

何庭波在上述論文中公布了2026款麒麟芯片的實測數據：晶體管密度從上一代的每平方毫米1.55億顆提升至2.38億顆，單代漲幅55%，此前，實現同等幅度的密度提升，通常需要三年的幾何縮微和一次完整的制程工藝換代；核心能效提升41%，最高主頻漲幅接近13%，CPU性能核主頻達到3.1GHz，SRAM（靜態隨機存儲器，一種用于高速緩存的存儲單元）運行主頻提升超過40%；在一個典型的處理器核心上，時鐘緩沖器（負責分配和同步時鐘信號的電路元件）數量減少超過一半，布線長度縮減約30%。

以上數據均在固定制程節點內取得，沒有采用新的光刻工藝。

論文同時公布了麒麟芯片后續幾年的主頻迭代計劃：2027年目標3.39GHz，2028年目標3.71GHz，2029年目標4GHz；到2031年，晶體管密度目標是突破每平方毫米4億顆。

根據華為方面發布的信息，這一密度水平將“達到1.4納米制程的同等水平”。華為的工藝制程并沒有做到1.4納米，這里指的是通過邏輯折疊等技術，在不依賴最先進光刻工藝的前提下，讓晶體管密度達到與傳統1.4納米工藝相當的水平。

值得一提的是，韜定律的適用范圍并不限于手機芯片。大型AI集群超過80%的能耗用于數據傳輸，超過70%的成本投入在存儲設備上。對AI系統而言，壓縮數據在芯片之間、機柜之間和封裝內部的傳輸時間，與優化計算本身同等重要。何庭波在上述論文也提出了多項面向AI數據中心的技術方案。

按照何庭波在論文的預測，到2035年，AI硬件集成度將增長超過100倍。昇騰系列AI芯片則預計在2030年前后引入邏輯折疊技術。

先進封裝的新一輪需求

韜定律能否從單款芯片擴展到整個產業，取決于一項關鍵工藝的成熟度——先進封裝。

一位半導體產業鏈分析人士告訴經濟觀察報記者，韜定律的發布，標志著國產半導體正式在混合鍵合和3D堆疊方向上進行系統性投入，“對晶圓廠、封裝企業和EDA公司都有直接影響”。

邏輯折疊的核心工藝是把兩片甚至多片晶圓縱向堆疊在一起。每多堆疊一層，就要多做一輪完整的制造流程：混合鍵合將晶圓以微米級精度對齊并連接；TSV（硅通孔）在晶圓上打出縱向導電通道，讓上下層信號可以穿越；CMP（化學機械拋光）將晶圓表面磨到納米級平整度，否則鍵合對不準。

前述分析人士告訴經濟觀察報記者，邏輯折疊路線意味著多層、多次的光刻、薄膜沉積、掩膜和清洗工序，對半導體設備和材料的需求是上升的，“堆兩層，設備和材料的用量比平面方案多接近一倍，堆三層就再多一倍”。

他同時表示，韜定律和摩爾定律不是替代關系，兩條路線各管一頭，摩爾定律管空間密度，韜定律管時間效率，最終都要回到光刻、沉積、掩膜、清洗這些基礎制造環節，“最好的方案是兩條路線齊頭并進”。

5月25日A股市場上相關半導體上市公司的股價走勢，基本反映了這條傳導邏輯。比如，中芯國際是目前國內在先進制程方向最接近規模量產能力的晶圓代工企業，股價暴漲18.78%；華大九天是國內主要的EDA軟件廠商之一，股價漲幅觸及20%漲停上限；拓荊科技則是國內主要的薄膜沉積和鍵合設備廠商，股價漲幅高達16.86%；盛美上海是半導體清洗和電鍍設備廠商，股價同樣暴漲17.75%。

不過，何庭波在論文中也明確列出了一系列韜定律尚未解決的技術難題。

第一個難題是EDA工具鏈。現有的芯片設計軟件是為平面時代開發的，面積、時序、功耗三個指標分開優化，但邏輯折疊要求設計工具把多層堆疊的晶圓當作一個整體來處理，支持在標準單元（芯片設計中最基本的邏輯功能單元）層級上進行跨層分配，傳統的二維設計工具無法適配這種需求。

何庭波在論文中稱，華為已開發初步的內部工具鏈，方法論細節將在后續公開發布。她將面向τ縮放的開源EDA工具鏈稱為“未來十年最核心的基礎支撐投入”。

第二個難題是晶圓間的工藝偏差。邏輯折疊需要把不同批次，甚至不同工藝節點的晶圓鍵合在一起，但不同晶圓之間的電氣參數差異，遠大于同一片晶圓內部的差異，這對時鐘信號的分布和時序裕量（電路正常工作所需的時間余量）構成很大壓力。

何庭波在論文中還提到一個容易被忽略的問題：τ是一條時間準則，不是一條能耗準則。比如，一套系統運行速度快了10倍，如果功耗也漲了10倍，在理論上并不違反韜定律，但實際部署時會超出電力系統的承載能力。所以，她在論文中也明確指出，韜定律必須搭配一套完整的能耗優化體系，才能在產品中落地。

此外，芯片行業現有的性能評測標準，如Linpack、MLPerf、SPEC（三種被廣泛采用的計算性能基準測試），都是為衡量單一指標設計的，無法評估韜定律追求的全棧協同優化效果。

何庭波在論文中呼吁行業建立一套新的基準測試體系，能夠量化系統各層級的延遲分布和優化空間。

值得一提的是，何庭波在論文結尾還表示：“未來十年要做的事已經明確。仍有大量問題尚未解決，沒有任何一家企業能夠獨自應對。工具鏈、行業標準、基準測試、器件物理和經濟模型，都需要來自整個行業的共同貢獻。這篇論文既是一份來自實踐一線的報告，也是一封邀請函。前路充滿挑戰，但方向清晰明確。”