繞過頂級EUV，晶圓一哥的底牌終于攤開

當半導體行業掀起High-NA EUV光刻機搶購熱潮時，臺積電似乎并沒有這項計劃，甚至表示：直至 2029 年的全系列規劃節點，涵蓋 A12、A13 等核心制程，均不納入High-NA EUV設備的應用計劃。

那么，不靠這臺“光刻神器”，臺積電又將如何破解未來芯片微縮的核心難題？

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臺積電最新路線圖：兩大賽道，三個“王炸”節點

當地時間4月22日，全球晶圓代工龍頭臺積電（TSMC）在美國加州圣塔克拉拉市舉行了2026年北美技術論壇。

臺積電業務發展及全球銷售高級副總裁兼副首席運營官張曉強博士在會上宣布將實施新的工藝技術發布策略：每年為客戶端應用推出一款新節點，每兩年推出一款面向高負載AI和高性能計算（HPC）應用的新節點。

其中面向智能手機、消費電子等客戶端的節點包含N2、N2P、N2U、A14、A13。這類節點強調成本、能效和IP復用，強大的設計兼容性至關重要，客戶可接受漸進式改進。

其中N2U制程是N2平臺的第三代延伸版本。N2U同樣利用DTCO技術，在N2P的基礎上提供進一步優化：在相同功耗下性能提升約3%-4%，或在相同速度下功耗降低8%-10%，邏輯密度提升2%-3%。

A14是臺積電首個非過渡型1.4納米級工藝，將于2027年底啟動風險性試產，2028年下半年完成大規模量產。 A13工藝則被定義為A14的“光學微縮版”。它并非一次徹底的重構，而是通過設計-技術協同優化（DTCO），在保持與A14完全兼容的設計規則和電氣特性的前提下，實現約6%的面積縮減。A14、A13走兼容優化、漸進升級的路線，兼顧成本與能效。

面向AI/HPC數據中心的節點包含A16、A12。這類場景對算力需求極致嚴苛，技術路線以性能提升為核心，對成本敏感度相對較低，需通過顯著的技術迭代證明工藝過渡的價值。

A12將采用第二代納米片晶體管技術，并集成超級電軌（SPR）背面供電技術。該工藝專為AI（人工智能）和HPC（高性能計算）應用場景打造，旨在通過在正面和背面同時進行微縮，實現整體密度的顯著提升，以滿足數據中心對算力的極致渴求。

隨著A13與A12于2029年投入量產，這也標志著半導體制造將正式跨入“亞納米”時代。值得關注的是，盡管臺積電已突破2nm以下工藝壁壘，卻遲遲未將 High-NA EUV 設備納入產線規劃。臺積電敢于做出這一決策的底氣何在？背后又暗藏著怎樣的產業邏輯？

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對比三星、英特爾：路線不同，差距已現

根據三星公布的制程路線圖顯示，計劃于2027年量產1.4nm工藝。不過去年市場消息稱三星已暫時推遲從第二季度開始在平澤 2 號工廠部分建造 1.4nm 代工測試線的計劃。對 1.4nm設施的投資已推遲到去年年底或最早今年上半年。由于測試線建設的推遲，或許量產時間會再推遲。

關于High-NA EUV的應用情況，三星電子于2025年3月率先安裝首臺High-NA EUV光刻機用于1.4納米芯片生產，同年斥資1.1萬億韓元引進兩臺EXE:5000型號設備，計劃在2025年底和2026年初分別交付一套，用于其2nm制程的全面生產，其中一套將部署在華城廠區，另一套則可能部署在泰勒晶圓廠。

此外，三星還宣布啟動1nm芯片研發，預計2029年后實現量產，旨在通過顛覆性技術突破追趕臺積電。

英特爾CEO陳立武在CES 2026期間透露，公司正大力進軍14A（1.4nm）制程工藝，并已向部分客戶提供PDK，或已有外部客戶。值得注意的是，4月23日，馬斯克在特斯拉財報電話會上披露了TERAFAB芯片工廠項目的核心落地細節。該項目確定采用Intel 14A（1.4nm級）先進制程工藝，計劃在2027年至2029年間建成自有產能并實現規模化量產。目前，雙方正就技術授權及具體合作條款進行溝通。

根據英特爾此前晶圓代工藍圖顯示，Intel 10A（1nm制程）將于2027年底投入生產/開發（非量產），標志著該公司首個1nm節點的到來。

關于High-NA EUV的應用情況，英特爾首席財務官（CFO）David Zinsner在花旗 2025 年全球 TMT 大會上表示,下一代的Intel 14A制程技術將是英特爾為代工客戶從頭開始設計第一個尖端制造工藝，因為其將使用ASML最新的0.55NA（數值孔徑）的High-NA EUV光刻機Twinscan EXE：5200B。

如此來看，三星是最早開始使用High-NA EUV光刻機的公司。

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2nm→1.2nm，臺積電為何敢棄用High-NA EUV？

High-NA EUV是ASML推出的“下一代光刻設備”，被行業稱成“解決1nm節點光刻難題”的神器。這也意味著越早的使用High-NA EUV，便越早的將芯片制造的主動權交給ASML。臺積電之所以能明確暫緩導入該設備，顯然已經有了足夠的應對辦法。

第一點，EUV的“二次開發”。

要知道EUV作為先進制程的核心裝備，各晶圓廠購入后并非簡單使用，臺積電、三星、英特爾基于各自的工藝與技術儲備，演化出不同的技術路線。

首先，在計算光刻領域，臺積電率先聯合英偉達將cuLitho平臺投入生產，利用GPU加速將光學鄰近效應修正（OPC）速度提升40倍以上，顯著縮短工藝迭代周期。三星則專注于OPC模型的精細化與光刻膠輪廓預測，積累了大量的核心專利。

其次，先進工藝的制造并不只是依賴EUV 光刻機這一臺機器即可，配套的所有設備、材料等都需要進一步升級。

有業內人士指出，EUV光刻機相較傳統的深紫外（DUV）光刻機，光罩及保護膜等都須進一步調整，保護膜一直是半導體制程中防止塵粒污染的關鍵保護機制。而且，進入EUV光刻時代后，過去廣泛使用的有機Pellicle，因無法兼具透光率與穩定性，已不再適用。目前EUV制程大多采用“無pellicle”的光罩，導致必須頻繁進行圖樣檢查。 一旦發現缺陷，不僅需修復或重制光罩，生產成本也大增并降低速度。因此，包括ASML等半導體業者近年也投入EUV光罩保護膜的研發，但由于技術難度高，尚未實現量產。

自2019年以來，臺積電通過自身的系統級優化及自研EUV光罩保護膜材料，EUV生產晶圓產量累計增加30倍，同時電力消耗也減少24%。臺積電甚至計劃改造一座200毫米工廠來專門生產自研EUV光罩保護膜，性能甚至超過了ASML原廠供應的EUV光罩保護膜。

最后，多重曝光能力是另一分水嶺。據悉，所謂的四重自對準曝光方案（SAQP）技術，實際上是以英特爾為首的半導體巨頭在十年前引進的，并且在14納米到7納米關鍵節點推進時普遍采用的臨時替代性方案。 但是由于其本身具有的高度復雜性和良率問題，導致英特爾馬失前蹄，被率先導入EUV光刻機的臺積電和三星趕超。

在7nm時代，由于EUV技術尚不成熟,臺積電便繼續使用成熟的深紫外光刻（DUV）設備，并通過多重曝光技術來實現精細電路。三星選擇了截然不同的路徑，在7nm節點就率先引入了全新的EUV設備。其初衷是用更高波長的單一光源，大幅簡化制造流程，從而降低復雜度和光罩數量。因此，在多層曝光技術上，臺積電的掌握似乎更扎實一些。

第二點，GAAFET技術，不搶“先機”。

隨著FinFET架構在3nm節點觸及物理天花板，漏電失控、性能與功耗失衡成為行業共性痛點，而GAAFET（環繞柵極）技術，成為延續摩爾定律的唯一路徑。但臺積電并未像三星、英特爾那樣急于搶跑，而是選擇“穩扎穩打”，反而實現了后發制人。

三星是最早官宣量產GAAFET的廠商，其在2022年就已宣布將在3nm節點引入該技術，并于2025年先于臺積電量產了2nm GAA器件。看似搶占了技術先機，但冒進的布局也帶來了后遺癥：三星3nm GAA工藝良率問題頻發，性能表現也不及預期，導致谷歌、高通等客戶因良率和能效問題，將代工訂單轉交給臺積電。

英特爾將GAAFET技術命名為RibbonFET，在其18A工藝中得到第一次應用。該制程技術已于2026年1月應用于首款消費級產品酷睿Ultra 3系列（代號Panther Lake）處理器。2026年3月，英特爾表示將考慮開放18A制程對外代工。

臺積電的策略則更為務實：在3nm制程中繼續沿用FinFET技術，核心原因是其仍有技術紅利可挖——通過工藝優化，既能滿足市場對性能和功耗的需求，又能保證良率穩定、成本可控。而GAAFET的制造難度呈指數級上升，納米片堆疊、高k/金屬柵極環繞、刻蝕與沉積精度要求遠超FinFET，不僅良率爬坡慢，更會大幅增加生產成本。這種“不冒進、不盲從”的布局，讓臺積電在GAAFET技術上實現了“穩扎穩打”。

第三點，把光刻的“難”，轉移出去。

除了上述兩項核心技術，臺積電還通過“光刻+刻蝕+沉積”的協同微縮，將光刻的難度轉移到刻蝕、沉積等環節。

原子層刻蝕（ALE）是一種高度可控的刻蝕技術，通過分步化學反應逐層去除材料，每次僅刻蝕一個或幾個原子層。與傳統等離子刻蝕相比，ALE的關鍵區別在于其自限性（self-limiting）特性，即每一步反應在達到預設條件后自動停止，確保刻蝕深度精確可控。

ALE工藝通常分為兩個步驟：首先通過化學吸附在材料表面形成反應層，隨后利用物理或化學手段選擇性去除該層。例如，在刻蝕硅時，可先用氯氣進行表面鈍化，再通過離子轟擊去除反應產物。這種分步操作使得ALE在3D結構（如FinFET、GAA晶體管）的加工中表現出色，尤其適合高深寬比結構的精密刻蝕需求。

在臺積電 2nm、1.6nm（A16）乃至 1.2nm（A12）等更先進制程的量產攻堅中，原子層刻蝕絕非輔助工藝。區別于傳統干法刻蝕的“粗放式”加工，ALE 以原子級精準控制為核心優勢，每次循環僅去除約 0.1–1nm 的材料厚度，完美適配臺積電 GAA 納米片晶體管架構的嚴苛要求。同時，ALE 具備極佳的全域均勻性，可將晶圓表面粗糙度控制在 0.3nm 以內，工藝性能較傳統干法刻蝕提升三倍以上。

本質上，臺積電的策略并非“放棄光刻”，而是通過協同微縮，將自己的優勢領域發揮到極致，彌補了不使用High-NA EUV的短板，同時避開了ASML的技術壟斷與天價成本陷阱。

要知道單臺 High-NA EUV 光刻機定價高達 3.5 億歐元，折合近 4 億美元，相較現有量產 EUV 機型成本實現翻倍。臺積電創始人張忠謀也曾公開評價，新一代 High-NA EUV 設備具備極高的采購與落地成本。

據悉，臺積電已將中長期毛利率目標鎖定至 56% 以上，相較于過往 50% 的基準目標形成顯著抬升。毛利率數個百分點的波動，將直接轉化為每年 50 億至 100 億美元的利潤差額，成本端的剛性上漲會直接沖擊其盈利預期。