廣東
隨著人工智能（AI）與高性能計算（HPC） 對芯片性能的要求日益嚴苛，先進封裝技術已成為驅動芯片性能提升的關鍵。臺積電近期在2026年北美技術論壇上公布了最新的SoIC 3D先進封裝技術藍圖，宣布將于2029年進一步縮小互連間距，并推出A14對A14制程的SoIC 堆疊技術，展現其在先進封裝領域的強大企圖心。
根據臺積電最新公布的SoIC 3D先進封裝技術藍圖，SoIC 的互連間距將從目前的6微米（μm），在2029 年大幅縮小至4.5 微米。這項間距微縮技術對于混合鍵合芯片堆疊至關重要，因為它直接決定了芯片間能容納的垂直互連數量。臺積電指出，預計2029 年投入量產的A14 對A14的SoIC 技術，其芯片對芯片的I/O 密度將比N2 對N2的SoIC 提升1.8 倍。
SoIC 隸屬于臺積電3DFabric 先進封裝家族，目的在通過超高密度的垂直堆疊技術來縮小芯片體積、提升整體性能，并降低電阻、電感與電容。而此次技術藍圖中的核心變革，是從傳統的面對背（face-to-back） 轉向面對面（face-to-face） 堆疊。在面對背設計中，信號必須穿越較復雜的路徑（包含底層芯片的硅通孔）。而在面對面堆疊中，兩顆芯片的主動金屬層可以直接對齊，并通過混合銅鍵合技術連接，大幅縮短了芯片間的傳輸路徑。
根據博通（Broadcom） 的實際測試數據，面對面堆疊的信號密度可達每平方毫米14,000 個信號，遠超過面對背堆疊的1,500 個信號。這項躍進帶來了更高的帶寬與更低的延遲，盡管業界仍需持續克服隨之而來的制造與散熱挑戰。而臺積電的高密度芯片堆疊技術已開始進入實戰階段，富士通（Fujitsu） 專為AI 與HPC 工作負載設計的Monaka 處理器，預期將成為首批受益于面對面芯片堆疊技術的系統之一。
另外，博通于2026 年2 月宣布，已開始出貨結合2.5D 整合與3D-IC 面對面堆疊技術的3.5D XDSiP 平臺，并以此打造2納米定制化計算SoC供Monaka計劃使用，讓計算、存儲與網絡I/O 得以在緊湊的封裝中獨立擴展。該處理器預計于2027 年問世，屆時將可驗證高密度的面對面堆疊技術是否已具備商業量產的經濟效益。
根據外媒報導，這份SoIC 藍圖呼應了整體半導體產業的趨勢轉變。隨著先進制程微縮變得日益昂貴且困難，晶圓代工廠與芯片設計商正將提升效能的重心轉移至先進封裝上，包含更大的中介層、更密集的芯片連接、堆疊快取及HBM 整合等。雖然考慮到成本、良率、散熱限制及設計復雜度，臺積電2029 年的目標并不代表所有先進處理器都會全面采用最高密度的SoIC 方案。但此藍圖明確顯示，臺積電已將垂直整合視為其先進制程策略中的核心支柱，而非僅僅是利基型的封裝選項。
編輯：芯智訊-林子
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