博通的3D封裝明牌

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鑒于需要減少組件之間的延遲，以及將越來越多的電路塞進插槽中用于計算引擎和網絡專用集成電路，芯片設計師必然會走出二維世界，開始堆疊組件。

我們已經實現了DRAM內存的垂直堆疊，采用HBM堆疊技術。考慮到內存芯片的功耗遠低于負責數據傳輸和計算的ASIC芯片，這種技術相對簡單。我們采用了所謂的2.5D堆疊技術，該技術應用于中介層，用于將GPU和XPU等組件與HBM堆疊內存互連。AMD在其Epyc CPU中率先采用了L3緩存芯片的3D堆疊技術。現在，英特爾和AMD已在各種CPU和GPU中普遍使用3D堆疊技術來存儲緩存。我一直很疑惑，既然3D堆疊技術允許在不減少緩存容量的情況下，將更多計算核心集成到插槽中，為什么它還沒有成為行業標準呢？

我們想要采用垂直技術的原因顯而易見，就像業界正在制造越來越大的插槽，采用 2.5D 互連技術，從而創造出由多個芯片組成的虛擬且更大的 2D 芯片一樣，其原因也顯而易見。

在高性能計算（HPC）和現在的人工智能（AI）系統中，將四到八個GPU或XPU集成到系統主板上已經是十多年來的常態。但博通公司負責3.5D超高維度系統級封裝（XDSiP）芯片堆疊技術的產品營銷副總裁Harish Bharadwaj告訴The Next Platform，通過片外連接互連這些計算引擎——這其中存在諸多弊端——會消耗每比特3到5皮焦耳的電能。

如果將包含四個計算引擎的系統主板簡化成一個插槽，那么使用芯片間互連連接這些計算單元，每比特的功耗將低于 0.2 皮焦耳。顯然，插槽內部的走線距離比使用主板走線更短，這既降低了延遲，也降低了功耗。由此產生的插槽可以（而且通常也確實）通過主板和高速互連進一步擴展，因此對于系統架構師來說，這并非終點。但顯然，你需要盡可能制造出性能最高的插槽，因為它才是真正的計算單元。

因此，無論其復雜性和成本如何，3D堆疊技術都勢在必行。博通與客戶合作開發的典型3.5D XPU包含多個堆疊的計算芯片（而非單個），并且還包含多個HBM內存堆疊。最初的3.5D XDSiP最多可容納12個HBM內存堆疊，而博通一直在努力提高這一數字。

我推測，原因在于XPU廠商希望推遲HBM架構的更新換代，更多地使用成本更低的HBM內存來獲取容量和帶寬。例如，我們看到谷歌在其最新的TPU 8 XPU中采用了HBM3E內存，而非更新的HBM4內存；SambaNova Systems在其SN50 RDU中也采用了HBM2E內存，以保持其低成本和深度。（據我們所知，谷歌委托博通公司協助其在臺積電代工廠完成“Sunfish”TPU 8t的芯片制造，但并未采用3.5D XDSiP工藝。）

我們知道，富士通正在研發其未來的“Monaka”Arm服務器CPU。早在2023年3月，我們就曾深入研究過這款CPU ，現在我們知道它將擁有144個Armv9-A核心，采用2納米和5納米芯片混合制造工藝。Monaka芯片已經生產了少量樣品，富士通在兩年前將3D計算芯片堆疊技術添加到Monaka設計中后，于今年2月底從博通實驗室取回了這些樣品。

以下是 Monaka 樣本的樣子：

目前還不清楚富士通將如何實現博通的 3.5D 超大尺寸系統封裝 (XDSiP) 芯片堆疊技術——該公司打算在 2027 年 Monaka 芯片發布時再做說明——但 Bharadwaj 表示，富士通正在將一個采用 2 納米工藝的計算芯片堆疊在另一個采用 5 納米工藝的計算芯片之上。

Bharadwaj表示，還有六家公司在其定制AI XPU設計中采用了3.5D XDSiP技術。這六家XPU制造商中，亞馬遜網絡服務（AWS）的Trainium4預計將于今年年底發布，但可能要到2027年才能大規模部署；Meta Platforms的MTIA 500也預計將于2027年發布。但這只是推測。

Bharadwaj解釋說：“關鍵在于，使用3.5D XDSiP的客戶要確保頂層芯片采用最先進的硅工藝節點，以便實現最高的計算性能。有些客戶采用3納米工藝覆蓋3納米芯片，有些采用2納米工藝覆蓋3納米芯片，甚至有些采用1.4納米工藝覆蓋3納米芯片。這種工藝還在不斷發展。關鍵在于，將高性能計算芯片放在頂層有利于散熱，然后將SRAM、一些低活動計算芯片和互連芯片放在底層，這樣既能減少熱量，又能保證散熱。”

Bharadwaj 表示，博通公司已經研發 3.5D XDSiP 技術五年多了，這與 AMD 與臺積電共同創建和開發的“面對面”3D SoIC 方法不同，例如，AMD 曾使用這種方法將 L3 芯片堆疊在計算芯片之上，并通過芯片上的引腳將它們互連。

以下是面背式 3D SoIC 方法的示意圖：

密切關注TSV密度。Bharadwaj表示，目前采用背對背連接方式，信號密度大約為每平方毫米1500個信號，這意味著芯片設計人員必須仔細考慮上下芯片的架構以及它們的連接方式。

如果將芯片堆疊在一起，兩個芯片上的金屬層已經對齊，因此在二維芯片設計中無需任何特殊處理即可實現這一點。只需要一種粘合劑將它們連接起來，博通和臺積電一直在合作開發這種粘合劑，用于制造3.5D XDSiP。例如：

采用 3.5D XDSiP 技術后，兩個芯片之間的信號密度幾乎提高了一個數量級，每平方毫米有 14,000 個信號。

因此，目前已有一款CPU和六款XPU計劃采用這項技術。富士通不會是首家出貨的廠商，但據博通公司稱，這六款產品中至少有一款將于2026年下半年出貨。

（來源：編譯自nextplatform）

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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