北京
半導體行業正在改寫一道數學題。當2.5D遇上3D，結果不是5.5D，而是"3.5D"——這個看似不合常理的答案，正成為AI和高性能計算芯片的新范式。
過去十年，2.5D封裝是行業主流。多個芯片并排置于硅中介層上，邏輯芯片、高帶寬內存（HBM）和各類加速器通過高密度互連平面實現高速通信。這種模式支撐了主流AI加速器和HPC處理器的迭代，但橫向擴展正觸及物理極限。光罩尺寸限制、大面積芯片的良率衰減，以及微凸塊布線固有的密度與延遲瓶頸，讓純粹平面設計的空間越來越窄。
3D堆疊提供了垂直維度的突破。銅-銅混合鍵合與硅通孔（TSV）技術讓芯片層層相疊，互連距離大幅縮短，信號密度、能效比和延遲表現都顯著優于平面方案。但全3D架構在落地時遭遇硬約束：AI級別的邏輯芯片堆疊產生的熱量難以散出，多層結構疊加良率風險，每一層都可能是潛在的失效點。
"3.5D"的解題思路是分層取舍。關鍵的高功耗計算單元采用2.5D橫向布局，保障散熱和良率；對帶寬極度敏感、功耗相對可控的模塊——如HBM與邏輯芯片的垂直互連——則啟用3D堆疊。這種混合架構既不追求純粹的垂直整合，也不固守單一的平面擴展，而是在性能、可制造性、成本和熱效率之間尋找動態平衡。
這一演變的深層驅動力來自系統級性能需求的躍遷。當摩爾定律放緩，晶體管微縮的邊際收益遞減，先進封裝已從"可選項"變為"必選項"。而"3.5D"的提出，意味著行業開始拒絕非此即彼的技術路線，轉向更務實的工程組合。
對于芯片設計者而言，這打開了新的優化空間：不同工藝節點的芯片可以按需混搭，內存與計算的物理距離可以按需壓縮，熱設計功耗（TDP）的約束可以分層拆解。最終的產品形態不再是二維或三維的單一選擇，而是根據工作負載特性定制的立體拼圖。
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