攻克 3D 半導(dǎo)體難題！韓團(tuán)隊(duì)研發(fā)零漏電垂直堆疊晶體管

全球半導(dǎo)體行業(yè)不斷追求更小尺寸、更高集成度，垂直堆疊晶體管被視為突破物理限制、實(shí)現(xiàn)三維芯片的核心方案，但長(zhǎng)期被電流泄漏、運(yùn)行不穩(wěn)定等問題困擾。近日，韓國(guó)大邱慶北科學(xué)技術(shù)學(xué)院（DGIST）研究團(tuán)隊(duì)成功研發(fā)出雙調(diào)制垂直堆疊晶體管，在二維納米信道結(jié)構(gòu)中實(shí)現(xiàn)無(wú)電流泄漏穩(wěn)定工作，為下一代三維堆疊半導(dǎo)體打開關(guān)鍵突破口，相關(guān)成果發(fā)表在國(guó)際期刊《Advanced Science》上。

隨著芯片集成度持續(xù)提升，傳統(tǒng)平面半導(dǎo)體逼近物理極限，垂直堆疊晶體管成為主流研發(fā)方向。這類器件將電流通道垂直疊加，能在有限空間內(nèi)大幅提升集成密度，但傳統(tǒng)結(jié)構(gòu)存在明顯缺陷：柵極電信號(hào)無(wú)法均勻傳遞到通道內(nèi)部，加上通道長(zhǎng)度縮短，極易出現(xiàn)電流泄漏與工作失常，嚴(yán)重制約三維半導(dǎo)體發(fā)展。

為破解這一難題，DGIST 張?jiān)诙鹘淌谂c杓高恩博士團(tuán)隊(duì)創(chuàng)新提出雙調(diào)制結(jié)構(gòu)，采用上下兩個(gè)柵極，以不同機(jī)制協(xié)同控制導(dǎo)電通道，讓電流以?shī)A層形式穩(wěn)定流動(dòng)。研究團(tuán)隊(duì)在下電極開設(shè)開口，讓電信號(hào)更深入通道內(nèi)部，同時(shí)用上石墨烯材料制作上電極，實(shí)現(xiàn)更精準(zhǔn)的電流調(diào)控，并在易泄漏區(qū)域加裝阻斷層，從根源切斷功率損耗路徑。

這款新型晶體管在納米尺度下形成極薄平面導(dǎo)電層，能將漏電流抑制到 10^-12 安培的極低水平，清晰區(qū)分電路開啟與關(guān)閉狀態(tài)，在低電壓下仍能輸出足夠電流，即便在光照、長(zhǎng)時(shí)間運(yùn)行等嚴(yán)苛環(huán)境下也保持穩(wěn)定。

更具產(chǎn)業(yè)價(jià)值的是，該技術(shù)無(wú)需昂貴的超精密對(duì)準(zhǔn)工藝，也不需要高溫制程，適配大規(guī)模生產(chǎn)與多層垂直堆疊，具備極強(qiáng)的工業(yè)化落地能力。研究團(tuán)隊(duì)表示，這項(xiàng)技術(shù)突破了傳統(tǒng)垂直晶體管的底層缺陷，可廣泛應(yīng)用于高集成度三維半導(dǎo)體、低功耗邏輯器件、先進(jìn)存儲(chǔ)與柔性電子等關(guān)鍵領(lǐng)域。

張?jiān)诙鹘淌谥赋觯舜坞p柵極設(shè)計(jì)策略，讓納米級(jí)信道也能穩(wěn)定運(yùn)行，將有力推動(dòng)下一代低功耗、高集成三維半導(dǎo)體時(shí)代加速到來(lái)，為全球芯片產(chǎn)業(yè)升級(jí)提供全新技術(shù)路徑。

參考資料：Goeun Pyo et al, Dual‐Modulated Vertically Stacked Transistors With Fully Laminated Plate‐Type Architecture Featuring Nanoscale Channel Length, Advanced Science (2026). DOI: 10.1002/advs.202519410