晶體管密度單代漲55%不靠新制程：華為“韜（τ）定律”說了什么

2026年5月25日，上海。

國際電路與系統研討會（ISCAS 2026）主旨演講臺上，華為何庭波正式發表了半導體領域的“韜（τ）定律”。這個以時間常數τ（tau）命名的新 scaling 原則，指向一個讓整個半導體行業都必須面對的事實：

摩爾定律的幾何縮放時代已經結束，下一個五十年的競爭規則正在被重新書寫。

這不是一次概念發布會。支撐韜定律的，是華為半導體團隊在2020年5月至2026年5月間完成量產的381顆芯片——覆蓋移動終端、AI加速器、汽車電子、工業與基礎設施五大品類。其中最引人注目的實證來自兩個極端：一端是功耗僅數瓦的智能手機SoC，另一端是吉瓦級的AI訓練集群。在這兩個跨度達十二個數量級的場景中，同一套方法論同時成立。

“摩爾定律從未關于尺寸，它關于時間”

行業習慣用納米衡量進步，但何庭波在論文中拆解了一個被遮蔽了六十年的底層邏輯：摩爾定律的核心從來不是“讓晶體管變小”，而是“讓信號更快到達目的地”。晶體管變小是為了開關更快，互聯線路變密是為了傳輸更短，集成度提升是為了減少數據跨邊界次數——每一代技術迭代的本質交付物，都是時間的壓縮。

從皮秒級的晶體管開關到秒級的數據中心任務響應，空間縮放只是壓縮時間的工具。既然如此，為什么不直接以時間本身作為優化目標？這就是韜定律的核心主張。

它定義了一個貫穿晶體管、電路、芯片、系統四個層級的特征時間常數τ，并將τ的系統性縮減作為統一優化目標。頻率、延遲、帶寬、吞吐量——這些過去各自為政的指標，全部收斂到同一個度量衡之下。工藝工程師、電路設計師、系統架構師、軟件開發者，終于可以在同一套語言體系中討論問題。

論文將這一主張定位為自羅伯特·登納德1974年提出縮放理論以來，首個能夠貫穿整個計算架構、建立統一優化目標的 scaling 原則。

登納德縮放解決了電壓與尺寸等比例縮減的問題，支撐了集成電路近三十年的性能功耗平衡，但在2005年前后率先失效，“暗硅時代”開啟。此后，工藝、電路、架構、系統各層級各自為戰，性能優化成為分散的局部行為，系統級時序淪為被動殘差。

韜定律試圖重建這種全棧一致性。

它不取代摩爾定律或登納德縮放，而是將幾何縮放降格為眾多τ縮減手段中的一種。在這個框架下，封裝、存儲帶寬、互聯架構的權重不亞于晶體管工藝節點，甚至更為關鍵。

這也意味著產業競爭規則的重寫，論文直言，“競爭優勢不再需要永遠駐留在光刻技術的最前沿”，封裝、存儲帶寬和互聯設計已經獲得了此前僅由先進邏輯節點獨占的戰略權重。對于無法獲取最先進光刻設備的企業而言，這個判斷具有不言自明的意味。

從更長的技術史來看，幾何縮放時代的終結分為兩個階段。2005年前后登納德縮放率先失效，電壓不再隨特征尺寸等比例下降；7納米之后，依靠FinFET和環繞柵極（GAA）架構延續的幾何縮放紅利徹底見頂——速度飽和效應使本征延遲與溝道長度從二次相關退化為線性相關，局部互連寄生參數主導了延遲預算，掩模成本和EUV折舊將2納米節點單顆芯片設計預算推過十億美元。單晶體管成本在先進節點已不再下降，甚至開始回升。維持了五十年的“每代晶體管更多、成本更低”的行業邏輯徹底瓦解。

不換光刻換拓撲：從手機芯片到AI集群的實戰驗證

2020年之后，先進制程獲取受限成為既定約束。華為半導體團隊面對的問題極為具體：工藝節點凍結的前提下，如何繼續實現單顆芯片的代際性能提升？答案是邏輯折疊（LogicFolding）——將數字、模擬和存儲電路拆分到垂直堆疊的有源層，通過超細間距混合鍵合實現層間互聯，從拓撲層面重構邏輯電路的空間分布。

傳統芯片設計把所有門電路平鋪在二維平面上，關鍵路徑上的信號線越長，寄生電阻電容越大，時鐘頻率就越低。邏輯折疊打破這個平面假設，把關鍵路徑上的門電路分配到兩個甚至更多垂直堆疊的有源層。從電路設計者的視角看，多層芯片就像一個連續的整體結構，器件跨層分布，信號走線長度大幅縮減。實測數據直接體現在麒麟2026芯片上：

晶體管密度：從155 MTr/mm2 階梯式提升至238 MTr/mm2，漲幅約55%（實際計算值為53.5%）——以往需要三年幾何縮放才能達到的幅度 能效與主頻：SoC性能核能效提升41%，最高主頻漲幅近13%，回歸3.1 GHz 存儲性能：SRAM運行頻率提升超40%，關鍵路徑縮短，單比特能耗降低 互連開銷：代表性處理核心時鐘緩沖器減少50%以上，時鐘偏差降低25%，布線長度縮減約30%

麒麟CPU性能核主頻的迭代軌跡標注了這個轉折：

從平面架構時代年均不到0.1 GHz的爬升，到邏輯折疊時代單代約0.3 GHz的跳躍，趨勢線的斜率發生了根本性變化。論文同時披露，當前流片版采用了“刻意保守”的策略——混合鍵合間距1.5微米，折疊僅應用于關鍵路徑而非全芯片，TSV接點僅相較頂層金屬下移一層。預計到2031年，基于韜定律的芯片晶體管密度將突破400 MTr/mm2，據人民日報報道，這一水平可與1.4納米制程相類比。

如果說智能手機SoC是韜定律的極端約束測試場，那么AI數據中心則是另一個極端。論文揭示了一個在AI算力圈被廣泛感知但少有系統論述的事實：超過80%的AI集群能耗消耗在數據移動上，而非計算本身；超過70%的系統成本投入數據存儲。縮短數據在芯片間、機柜間、封裝內的傳輸時間，與提升計算速度具有同等戰略優先級。

華為在AI系統層面部署了三套協同架構。

統一總線（Unified Bus）用一套全域對等協議替代傳統多層級協議棧，實測將端到端遠程訪問延遲從數十微秒壓縮至約100納秒，實現約500倍的τ縮減，大規模多機柜集群可近似為“一臺機器”運行。

Hi-ONE光電互聯引擎提供單路8 Tb/s的封裝近距光互連帶寬，SerDes傳輸距離從約100厘米壓縮至5厘米，跨機柜傳輸距離從不足1米拓展至100米。

三維折疊（3D Folding）則解決了一個更根本的拓撲問題——在傳統2.5D封裝中，計算能力隨芯片面積按N2增長，但內存帶寬、互連和供電受限于芯片邊緣，僅按N增長。三維折疊將供電、存儲和光互連從邊緣遷移至垂直表面，使其同樣進入N2增長軌道。

三套架構形成閉環：統一總線定義系統級通信新范式，Hi-ONE解決物理層帶寬和距離瓶頸，3D Folding消除封裝拓撲的先天局限。預計到2035年，基于這一體系的硬件集成度將實現超過100倍的增長。昇騰990預計在2030年左右首次引入邏輯折疊技術，標志著AI加速器架構從平面扇出時代向立體集成時代的過渡。

“競爭優勢不再需要永遠駐留在光刻技術最前沿”

如果僅把韜定律理解為幾項技術的組合，那就低估了它的野心。

其更深層的方法論聲明是：讓工藝、電路、架構、軟件團隊圍繞同一個度量衡協同優化，任何單一層級的改進必須傳遞到系統τ才有意義。“下一美元應該跟隨τ，而不是節點”，論文的這個判斷，是對半個世紀以來以制程節點為中心的產業投資邏輯的直接挑戰。

論文同時提出了一個容易被技術細節遮蔽的產業判斷。

8086時代，處理器與存儲器被標準化總線刻意分離，兩大產業各自沿摩爾曲線獨立發展。AI時代正在逆轉這一分離趨勢：算力暴漲不斷觸及存儲帶寬、延遲和封裝的物理極限，HBM、混合鍵合、三維堆疊SRAM都是同一底層趨勢的不同表征。邏輯與存儲正在重新走向物理集成，供應鏈話語權向存儲和封裝廠商傾斜。

技術方向已經明確，但經濟利益的分配規則尚未定型——論文將其定義為“未來十年行業必須解決的結構性問題”。

論文以相當篇幅列出了韜定律尚未解決的五個開放問題：

面向三維架構的EDA工具鏈需要重建，現有工具面向二維平面設計時代開發，無法支持多層堆疊裸片的單元級跨層劃分； 晶圓間工藝偏差對時鐘分布和時序裕量構成挑戰； 混合鍵合和TSV本身存在寄生損耗，邏輯折疊的工程可行性取決于“τ收益是否大于τ損耗”的核心不等式； τ是時間維度準則而非能耗準則，需要配套存儲語義總線、封裝近距光互連、背面供電和數據中心級DVFS等能耗優化體系； 行業基準測試體系需要從單指標評估升級為τ剖面基準。這些問題面向全行業開放，任何單一企業都無法獨立完成。

何庭波在演講末尾表達了開放合作的意愿：“未來一定屬于開放合作。在韜定律的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

從摩爾定律到登納德縮放，再到今天的韜定律，半導體產業的底層敘事每一次更替都伴隨著舊秩序的瓦解和新秩序的建立。韜定律能否成為定義下一個時代的框架，取決于不只是一家企業，而是整個產業鏈在未來六到十年的集體工程實踐。方向已經標定，但道路的每一米都需要鋪。（本文首發鈦媒體APP，作者 | AGI Signal，編輯 | 秦聰慧）

附論文地址：A Time Scaling Theory for Multi-Layer Electronic Systems

https://chinaxiv.org/abs/202605.00224