華為新出的τ定律，是夯爆了還是拉完了？

新聞都看了吧各位？

就昨天早上，上海 ISCAS 大會上華為發布了一新定律，叫“韜（τ）定律”，何庭波親自講的還是。

然后這事兒就全網刷屏了，人民日報都出了專門報道，說它是"中國在全球半導體領域首次提出的指導原則"。

國外的彭博社、路透社也都馬上緊跟，發了文章介紹華為的新定律，說華為宣布芯片技術取得了突破，將縮小與臺積電的差距。

排不排面你就說。

不過光聽這宣傳，想必不少差友跟我一樣振奮完了都開始琢磨，你這玩意聽著很吊，但它到底是干啥的呢？

哥們兒今一天也是沒閑著，專門把人家這演講，技術白皮書，甚至把華為剛公開的一份芯片專利都翻了一遍。

看完之后吧，emmm怎么說呢，這事確實是真挺強的，但也沒有某些自媒體吹的那么離譜。

先說結論：τ定律沒有爆殺臺積電，也沒有推翻摩爾定律。

準確說它可能也不該叫定律，而更像一套工程方法論，一個新的坐標系。但它也是中國芯片在往前沖的過程中，總結出來的寶貴的體系化干貨。

也很可能是咱們在半導體領域，爭奪話語權的開始。

這事兒吧，還得從摩爾定律開始說，且聽我從頭掰扯。

這摩爾定律估計差友們都很熟了。

1965年，英特爾的戈登·摩爾預測集成電路上的晶體管數每兩年翻一番。這個預測后來變成了整個半導體產業的發展節拍，所有人按這個節奏走了幾十年。道理很簡單，晶體管越小，運算越快，也就更省電更便宜。

但從7納米往后，這條路越走越費勁了。

因為這就好比一褲衩子，小到一定程度電子就兜不住了，兜不住就竄，然后就漏電，電壓下不去。繼續縮小不是不行，但性能提升越來越有限。

完事兒這玩意還費錢，造一顆2納米級別的芯片，光設計成本幾億美元起步，再加十幾億的EUV光刻機折舊，攤到每片晶圓上，單位晶體管成本有時候反而更貴了。

所以不光是咱今天說華為，整個行業都面臨這問題，都在琢磨著咋整。

那有人就問了，現在不都還在卷5納米3納米2納米嗎，人家怎么都做得到？

這個其實是等效制程，雖然物理上確實做不下去了，但通過通過各種騷操作，改良工藝設計、優化結構，性能上還是可以提升的，把提升后的性能等效成摩爾定律算出來的數字就行了。

你像臺積電，Intel，三星就搞了GAA，FinFET 這些優化。

至于沒法等效的，也通過封裝技術來盡量拉高性能，比如AMD搞大芯片拆分的Chiplet，蘋果M系列上也用了統一內存架構，大家是各有各的高招。

但問題就在這：大家的招都不一樣啊，你說你等效3納米，他說他等效2納米，你倆怎么比呢？

只看尺寸的老傳統，其實早就名存實亡了。整個行業在摩爾定律之后，其實一直缺一把新尺子。

理解了這個前提，咱才能知道華為為什么要做τ定律。

說到τ定律，τ這個東西其實不難理解，就是信號從一種狀態切換到另一種狀態需要的時間，

τ越小，0和1切得越快，頻率越高，芯片就越快。所以這摩爾定律說白了，本質也是靠縮小晶體管尺寸，同等面積里塞進更多計算單元，來讓運算時間變短，提高效率。

那我直接研究怎么縮短時間不就行了嗎？?。?/strong>

這就是τ定律的核心思路：把優化目標從幾何尺寸，切換到時間常數τ。

具體來說，華為提出在計算系統的每一層定義一個τ。

比如在器件層，τ可以是晶體管本身的開關延遲，靠優化溝道材料、柵極結構來壓縮。 而在電路層，τ則是邏輯門之間的信號傳播延遲，靠縮短走線、降低RC負載來優化。

至于在芯片上，τ主要指片上網絡和存儲訪問延遲，靠高帶寬內存、近存計算來減少。在最后的系統層面，芯片與芯片之間的通信延遲也是τ，靠光互連、統一總線架構可以縮短。

這四層不是各優化各的，而是協同聯動，上一層的τ改善可以釋放下一層的瓶頸。

用何庭波論文原話說就是，這是"自登納德縮放定律以來，首個在整個計算棧建立統一優化目標的縮放原理"

除此之外，論文里也用一個公式給出了不同場景下的τ迭代倍率：

生產經驗表明，對于功耗受限的移動設備，a約為每年1.3倍；對于安全關鍵型自主系統，約為每年1.5倍；而對于人工智能工作負載，由于吞吐量直接轉化為經濟價值，a可高達每年10倍。

總結就是，τ定律不是華為突然發明了什么黑科技，而是給行業里已經存在的各種技術找了一個統一的解釋框架和優化坐標。

管你是什么先進制程、3D堆疊、還是HBM、光互連，只要能減少關鍵等待時間的，都是在優化τ。

以后看誰先進，不用只比幾納米了，直接比τ就完了。

但是吧，概念講得再好也得看療效。

從2023年麒麟9000S到2025年麒麟9030 Pro，主頻從2.6GHz漲到2.75GHz，一年0.05GHz，感覺就有點擠牙膏。

但今年下半年的新一代麒麟芯片，目標直接拉到了3.1GHz，2029年目標到了4GHz。咱就單從縱向上比較，可以說這τ定律確實發功了，的確有提升。

當然也得說清楚的是，哪怕到了2029年，4GHz峰值頻率和蘋果A19 Pro的4.26GHz還是有差距的。

然而在沒有EUV光刻機、被制裁Debuff疊滿的條件下，這個進步速度本身也值得表揚。

按照華為的說法，他們能實現這個提速靠的是LogicFolding邏輯折疊技術。

簡單來說，傳統芯片基本就像一張攤開的山東煎餅，所有邏輯單元都鋪在同一個平面上。門電路A要跟B通信，就得在平面上拉線。

這倆離得越遠線就越長，電阻電容就會越大，不僅耗電還影響信號速度。

邏輯折疊的思路就是，既然平面上太遠，那就把它折起來不就完了？

把原本攤在一個面上的邏輯電路，折到上下兩層甚至更多層里去，原來需要繞一大圈的線，現在直接坐電梯，線變短了，信號等待時間就少了，功耗也跟著降，怎么折都省電。

按官方數據，光靠這一手折疊，在沒換工藝的情況下，新一代麒麟芯片的晶體管密度從155 MTr/mm2跳到了238 MTr/mm2，P核能效提升41%，最高頻率提高13%。路線圖拉到2031年，等效制程能達到1.4nm。

不過一位芯片行業的工程師向我們介紹說，由于華為的晶體管密度計算算法和行業主流有所差異，換算過來大概對應臺積電5納米到3納米之間的水平，跟三星3納米有的一比，暫時還比不過臺積電的3納米。

不過話說回來，τ定律背后的這些技術方向，確實不只有華為一家在做。

原商湯智能產業研究院院長田豐在接受媒體采訪時就提到，RC延遲本身是半導體物理里的常見概念，Intel、臺積電、三星的先進封裝路線，同樣在壓縮互連RC延遲。

臺積電的SoIC、Intel的Foveros、三星的X-Cube，本質上也都是在想辦法用堆疊縮短信號的等待時間。即便技術細節不一樣，也說明不是只有華為一家在做折疊。

說白了，后摩爾時代大家都意識到光卷納米數不夠用了，各家其實都在往類似的方向摸，但關鍵是此前沒有人專門把它提煉出來，站在IEEE的講臺上喊一嗓子說這是個定律。

所以再說一遍，τ定律不是發明了新的物理原理，它的貢獻在于把行業里已經存在的這些方向，系統化成了一個統一的框架。

至于名字應不應該叫定律，那我覺得其實也不重要（因為摩爾定律嚴格來說也不算定律而是經驗），重要的是這個思路本身成不成立。

說實話，華為被制裁六年，沒有EUV光刻機，在有限工藝上硬是把封裝架構、跨層布局、散熱管理、供電分配、系統協同這些內功練了出來，量產了381款芯片，覆蓋了手機、AI、汽車、一眾基礎設施。

不論你對這家公司有什么看法，這些工程實踐都是沒有作假的。

而且如果未來有一天EUV光刻機真搞出來了，麒麟芯片的底座能換成更先進的工藝，到時候華為已經練了好幾年了內功可能才會真正釋放出來。

除了這些，τ這個東西吧，它真正厲害的地方可能不在技術，而是有點去中心化，把大家從摩爾定律的思想鋼印里解放出來。

以前大家都圍繞制程納米數這一個指標卷生卷死，卷到后來這個數字跟實際已經脫節了，還要用模擬的數字來算指標，這不滑稽嘛。

而在這個τ框架下，每個場景按自己的需求優化τ，這比所有人都只卷納米數更實際。而且這個思路如果被行業接受，長期影響會比任何一項具體的技術都大。

所以我們覺得，對這件事最合理的態度是這樣的。

路線可信，目標激進，但不是完全沒譜。

總之，半導體這個行業，從來不是只有一條路可以走。在所有人都在摸索后摩爾時代方向的階段，能拿出一套體系化答案本身，就已經是一種能力了。

也許名字叫定律有點夸張，也許它也不一定馬上讓國產芯片超越最先進制程。

但在被制裁、沒有EUV等等各種Debuff疊滿的情況下，華為給出了一套有工程驗證的、有硅片數據支撐的突圍路徑。

有了明確的理論方向，有了經過量產檢驗的技術路線，大家擰成一股繩往一個方向使勁，咱們的芯片產業也許還能迸發出不少人想象不到的潛力。

撰文：納西

編輯：江江 & 面線

美編：素描

圖片、資料來源：

上海證券報、彭博社、人民日報、知乎、差評前沿部等

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