華為“韜定律”刷屏背后：散熱概念炒作成分大，國產EDA廠商機會來了

本文來源：時代周報 作者：朱成呈

5月25日，華為在半導體領域拋出一個新概念。

當天，在IEEE國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波首次公開提出“韜（τ）定律”。

與過去數十年依賴晶體管線寬持續縮小的“摩爾定律”不同，“韜定律”試圖將半導體演進方向從“幾何縮微”轉向“時間縮微”，即通過邏輯折疊等創新，持續壓縮芯片內部的信號傳播時延，從而實現半導體與電子系統的持續演進。

何庭波在同期發布的論文《多層電子系統的時間縮微理論》中直言，未來十年的方向已經明確，但“工具鏈、標準、基準、器件物理和經濟模型，都需要超越任何單一公司的貢獻”。這意味著，“韜定律”并不是單一技術突破，而是一場涉及EDA、晶圓代工、先進封裝、設備、材料的產業協同。

半導體資深專家張國斌向時代周報記者表示，過去行業更多依賴縮小晶體管線寬提升性能，而韜定律本質上是在先進制程受限條件下，從系統級層面對芯片性能重新進行優化。“它不是簡單的封裝升級，而是從芯片架構、3D堆疊、軟件編程到系統級協同的一整套重構。”

何庭波這篇論文的核心貢獻，是將優化目標從空間域（L，特征尺寸）轉移到時間域（τ，時間常數）。快思慢想研究院院長田豐向時代周報記者表示，這意味著整個產業鏈的競爭維度發生位移，不再只有光刻機和制程節點才是決定性變量，能降低互連電阻、寄生電容或物理路徑長度的技術也十分重要。

資本市場迅速作出反應。5月25日，A股半導體板塊大幅走強。然而，并非所有半導體企業都能從中均等受益。“韜定律”的重點，是在單一制程能力之外，強調邏輯堆疊之后的系統工程能力，包括跨層協同設計、先進封裝互連以及高功耗散熱管理，產業價值鏈或向EDA、先進封裝、熱管理等環節傾斜。

“華為韜定律的發布，實際上為整個產業明確一件事：下一個十年，競爭的勝負手不在光刻機的節點上，而在封裝、存儲帶寬、互連和Fabric設計上，以及支撐這一切的系統級EDA工具鏈上。”芯和半導體創始人代文亮向時代周報記者表示。

國產EDA迎機會窗口

何庭波在論文中以“時間常數τ”作為優化目標，將其定義為貫穿晶體管、電路、芯片、系統四個層級的統一度量衡。代文亮認為，這一框架的意義在于：它第一次讓工藝工程師、電路設計師、架構師、系統工程師圍繞同一個量、用同一套單位展開協同優化，而不是各自在本層獨立優化。

這也意味著，EDA的重要性被重新定義。何庭波在論文中直言，現有EDA是為面積、時序、功耗三軸獨立優化而設計，系統τ作為殘差出現。若要實現全規模邏輯折疊，工具鏈必須首次將多個堆疊晶圓視作一個連續設計實體。

國產EDA廠商有望迎來機會窗口。在田豐看來，國際EDA巨頭（如楷登和新思科技）的核心代碼庫在數十年的2D優化中深度積累，其向3D架構遷移的成本極高。而國產EDA廠商在3D-native工具上是空白出發，雙方的起跑線差距是歷史上最小的時刻。

代文亮也認為，對于系統級EDA這個賽道來說，這是一次難得的歷史性機遇。當優化對象從晶體管面積變成全棧時間常數，當設計邊界從單片SoC擴展到芯片-封裝-整機，工具鏈的重構就不再是未來的事，而是正在發生的事。

不過，窗口并不意味著能夠迅速兌現。目前，國內現有已上市EDA企業的技術布局，仍主要集中于數字前端、模擬電路、制造類等單芯片層面，在系統級EDA方向尚未形成可規模化、可工程化的完整能力體系。

與此同時，國際巨頭已開始提前卡位。新思科技以350億美元收購Ansys，西門子收購Altair，Cadence將戰略調整為智能系統設計，45%的客戶已來自系統類企業。這些并購的核心邏輯，是用多物理場仿真能力補齊傳統EDA在系統層的空缺。

深度科技研究院院長張孝榮向時代周報記者表示，在EDA領域，國產廠商在系統級EDA這個新賽道上確實有機會縮小與國際三巨頭的差距，華大九天、芯和半導體已在3DIC和多物理場仿真上提前落子，而AI驅動的設計范式變化，對所有玩家而言都是新課題。但他同時提醒，華為自研的工具鏈很可能形成新的封閉生態，其他廠商未必能分到這杯羹。

當然，國產EDA并非沒有突破口。田豐指出，概倫電子的器件建模工具（SPICE模型、統計變異模型）已被臺積電、三星等全球前十大晶圓廠驗證采用，具備從器件特性建模擴展到晶圓間變異建模的技術路徑。晶圓間變異建模的相關標準，因尚無機構定義，這是國產EDA最可能率先寫下標準的開放領域。

先進封裝是關鍵因素

在何庭波提出的“韜定律”框架中，先進封裝的重要性被明顯抬升。

論文列出的四大開放問題——工具鏈、晶圓間變異、垂直互連開銷、能量伴隨定律，幾乎都指向同一個現實：當芯片開始走向3D邏輯堆疊，封裝已不再只是“后道工藝”，而是決定系統性能的核心環節。

其中，晶圓間工藝變異控制，要求晶圓廠具備更強的一致性制造能力；而垂直互連良率，則將封測廠推向接近前道晶圓制造的工藝水平。田豐認為，國內最有機會率先突破的環節，是成熟節點晶圓廠在特色工藝上的垂直集成能力，以及封測廠向前道延伸的晶圓級混合鍵合量產能力。

何庭波論文中的首個工程驗證案例，也正是圍繞這一思路展開。其在移動SoC上采用邏輯折疊，在不換節點的前提下，把數字、模擬、存儲電路分布到垂直堆疊的多個有源層上，通過超細節距混合鍵合將兩層連接起來，使其在電路設計視角呈現為一塊連續的“超大芯片”。

“無論是時間微縮，還是邏輯折疊，本質上都離不開3D堆疊，因此先進封裝會是一個關鍵因素。”張國斌向時代周報記者表示。他認為，中國在先進封裝上并不落后。包括英偉達、AMD等公司的部分高端芯片，長期都在中國完成封裝測試。

“真正關鍵的是，多層堆疊之后，能否實現整體芯片性能的躍遷。”張國斌表示，隨著今年秋天新一代麒麟芯片推出，外界或許能更直觀看到這一方向的工程化成果。

根據芯思想研究院調研，目前全球前十大委外封測（OSAT）企業中，中國內地占據五席，包括長電科技、通富微電、華天科技、智路封測、盛合晶微，合計市場份額達到32.6%。

傳統封測是代加工模式，核心競爭力是良率和成本。但在“韜定律”體系下，邏輯折疊對封測的要求更高，接近前道工藝對晶圓級制造的要求。田豐認為，通富微電深度綁定華為供應鏈，而盛合晶微是當前國內最接近前道后道融合的封測企業，也是匹配韜定律能力要求的供應商。

事實上，由于先進封裝涉及大量晶圓處理工藝，且對潔凈度、精細度、自動化等的要求遠高于傳統封裝，晶圓廠與封測廠的邊界正在被打破。包括臺積電在內的晶圓廠，近年均在持續向后道延伸，自建先進封裝產能，并優先服務內部客戶體系。

中芯國際也在加速布局。5月15日，中芯國際在業績說明會表示，公司從2015年就開始布局先進封裝，現已成立專門機構加深對前沿技術的研究；此外還建立配套產能，滿足中芯國際現在客戶的相關需求。

散熱概念炒作成分大

相比EDA、混合鍵合、先進封裝等真正決定邏輯堆疊上限的核心環節，散熱概念也在資本市場受到追捧，其中或存在認知錯位。

韜定律只解決“時間維度的集成效率”，并不自動解決功耗、供電、散熱、成本和良率問題。隨著邏輯堆疊進入深水區，熱問題已經不再是“配套工程”，而是開始反向決定堆疊路線本身。

在論文中，何庭波提到，Kirin 2026采用“選擇性折疊關鍵路徑”而非全設計折疊，部分原因正是熱預算約束。其保守版本（局部折疊、1.5μm HB間距）產生的熱密度，仍處于VC均熱板能力邊界之內。未來五年，VC均熱板從0.35mm繼續向0.2mm以下推進，疊加石墨烯-銅復合結構，仍將是移動端主流散熱路徑。

但問題在于，VC方案的改進速度是“線性”的，而韜定律下邏輯堆疊帶來的熱密度增長，可能是“指數級”的。按照論文路線圖，到2031年，熱密度增幅將明顯超過傳統VC方案的演進速率。

田豐指出，散熱架構將隨邏輯折疊的演進，從單向熱流管理升級為垂直熱預算協同分配。背面供電驅動的嵌入式微通道液冷與鍵合界面熱阻控制，是最具工程確定性的關鍵方向。

“真正的壁壘在于芯片和封裝內部的散熱能力，而不是后端的風冷或均熱板。”張孝榮認為，散熱方面，關鍵突破方向的優先級很明確：材料創新（比如金剛石-碳化硅復合材料）排第一，其次是封裝級微通道液冷，最后是系統級液冷。這方面，國內企業與國際先進水平差距不小，當前股價里的炒作成分更大。

更深層的問題在于，混合鍵合的熱管理壁壘，表面看是材料問題，深層是CMP工藝精度和晶圓表面處理的系統控制能力。

田豐指出，國內在CMP設備和晶圓鍵合設備方向已有布局，但尚無一家企業具備CMP精度控制、鍵合界面熱阻測量以及封裝熱驗證一體化的系統能力。